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SiC MOSFET尖峰產生原因及抑制-KIA MOS管

信息來源:本站 日期:2023-01-13 

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SiC MOSFET尖峰產生原因及抑制-KIA MOS管


SiC MOSFET DS電壓尖峰產生原因

在半橋電路中,針對MOS漏極和源極產生的尖峰抑制方法之一就是增加緩沖電路,其設計方法說明了漏極源極之間的電壓尖峰是由于在Turn ON 時流過的電流的能量儲存在線路和基板布線的寄生電感中,并與開關元件的寄生電容共振所產生的。


SiC MOSFET 尖峰

圖 1  圖示尖峰產生時的振鈴電流路線


圖1由HS (High side) 和LS (Low side) 的開關元件組成的半橋結構。


當LS 元件Turn ON時,開關電流IMAIN流動的情況。這個IMAIN通常從Vs流入再通過配線電感LTRACE。


當LS 元件Turn OFF 時,在LTRACE 流動的IMAIN 通常會通過接在輸入電源HVdc-PGND 之間的Bulk 電容CDC,經由HS 元件和LS 元件的寄生電容如圖中虛線所示流動。


此時,在LS 側漏極源極之間LTRACE和MOSFET 的寄生電容COSS(CDS+CDG)之間發生諧振現象,在漏極源極之間產生尖峰。


SiC MOSFET 尖峰

VDS_SURGE:尖峰的最大值

VHVDC:HVdc 端的電壓

ROFF:MOSFET Turn OFF 時的電阻


如圖2 HVdc 電壓為800V 時,VDS_SURGE為961V,振鈴頻率約為33MHz。使用方程式(1)根據該波形計算出LTRACE 約110nH。


SiC MOSFET 尖峰

圖2  Turn OFF 電壓尖峰波形


下面在電路中添加圖3所示的緩沖電路CSNB,這個時候電壓尖峰降低了50V 以上(約901V),振鈴頻率也變大為44.6MHz,由圖4可知,包含CSNB 在內的電路網中的LTRACE 變小了。


同樣,使用式(1)可算出LTRACE 約為71nH。


SiC MOSFET 尖峰

圖3  CSNB緩沖電路


SiC MOSFET 尖峰

圖4  CSNB緩沖電路減小Turn OFF 尖峰電壓


一般需要線路布局設計為配線電感最小化,但通常優先考慮的是元件的散熱設計,因此布線設計不一定理想。因此通過盡可能在開關裝置附近布置緩沖電路,以形成旁路電路,將電壓尖峰產生的源頭——布線電感最小化,還可以吸收積蓄在布線電感中的能量。這樣就可以將開關元件的電壓鉗位住,縮小Turn OFF 電壓尖峰。



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