CMOS反相器電路,原理圖,版圖分析-KIA MOS管

CMOS反相器電路原理圖,版圖

下圖所示是CMOS反相器電路的原理圖以及物理版圖。物理版圖就可以理解為MASK的圖形，集成電路制造就是根據(jù)圖形一層一層光刻、生長、注入而實現(xiàn)的，所以無論是什么電路圖，最終都必須轉(zhuǎn)換成物理版圖的圖形，交到工廠去生產(chǎn)。

當(dāng)然因為知道生產(chǎn)出來的電路，是一層一層堆疊的，所以CMOS反相器電路實際剖面圖如下所示。

正常來說VDD與VBBp會連接在一起，接在VDD上，是PMOS的源端，而VBBn與GND會連接在一起，接在地上，是NMOS的源端。當(dāng)然隨著工藝尺寸逐步降低，VBBp和VBBn不會與每一個門電路的VDD和GND連接，而是每幾個電路連接一個門電路，這樣做的好處是，節(jié)省面積，但因此會造成襯底偏置電壓（VBS，Substrate Biasing Voltage，偏置與襯底的電壓差）與源端產(chǎn)生少許電壓差，改變閾值電壓VT。一般來說VBS與VT成反比關(guān)系，也就是說VBS越大，VT越小，VBS越小VT越大。

對于數(shù)字集成電路工程師來說，知道襯底偏置電壓對VT有影響就好，不需要了解太多了。因為在先進工藝下，為了做好低功耗設(shè)計，有專門的Body Biasing Generator（BBG）來微調(diào)偏置電壓，以便獲得功耗與性能之間的取舍。降低VT可以提高性能，但帶來較大漏電；提高VT可以減少漏電，但會提高性能。

電路分析

首先看CMOS反相器的電路，不同的是，多了一個CL，負載電容。無論是什么CMOS門電路，其輸出一定是要驅(qū)動一個負載的，而對于CMOS門電路來說一般負載指的是金屬連線與地之間的電容，以及下一級電路輸入柵極與地之間的電容。因為MOSFET是電壓控制電流，如果把負載電壓VDD看成邏輯1，地電勢看成邏輯0，那么只是電流是無法實現(xiàn)邏輯傳遞的，因此負載電容在被電流充電與放電的過程中，完成其節(jié)點在VDD與地電勢之間跳變，才能真正把邏輯數(shù)值傳遞出去。

假設(shè)PMOS和NMOS使用相同的VT值，則輸入電壓改變引起輸出電壓變化的曲線（反相器轉(zhuǎn)移特性曲線）圖如下：

A區(qū)域，Vin在0V到VTN之間，因此NMOS截止，PMOS非飽和，但沒有電流通路，因此沒有電流，輸出電壓也不會發(fā)生變化。

B區(qū)域，Vin在VTN到1/2VDD之間，NMOS處于飽和狀態(tài)，PMOS處于非飽和狀態(tài)，對于PMOS來說，VDS不大，因此電流不大，電容放電速度比較慢。

C區(qū)域，Vin在1/2VDD左右，NMOS和PMOS同時處于飽和狀態(tài)，放電速度突然增大，對于PMOS來說，很快達到飽和狀態(tài)（VDS增加），而NMOS很快達到非飽和狀態(tài)（VDS減少），進入D區(qū)域。

D區(qū)域，Vin處于1/2VDD到接近（VDD-VTP）區(qū)間，NMOS處于非飽和，PMOS處于飽和狀態(tài)，對于NMOS來說，VDS不大，因此電流不大，電容放電速度較慢。

E區(qū)域，Vin大于VDD-VTP，PMOS截止，沒有電流通路，輸出電壓也就固定在0V。

由以上特性可見，當(dāng)輸入電壓為VDD的時候，輸出電壓為0V，而輸入電壓為0V時，輸出電壓為VDD，剛好相反，滿足反相器的邏輯關(guān)系。

再看輸入電壓與電路電流的關(guān)系：

可以看出，只要輸入電壓小于nMOS的VT，或者大于VDD-|VTP|，則電路是不會產(chǎn)生電流的。只有在這中間區(qū)間，才會產(chǎn)生一個比較大的電流，特別是兩個管子都處于飽和狀態(tài)時。這樣的好處是只要電路不發(fā)生翻轉(zhuǎn)，就不會產(chǎn)生電流，而一旦發(fā)生翻轉(zhuǎn)，因為nMOS和pMOS的互補性，會快速實現(xiàn)狀態(tài)轉(zhuǎn)換，提高性能。

聯(lián)系方式：鄒先生

聯(lián)系電話：0755-83888366-8022

手機：18123972950（微信同號）

QQ：2880195519

聯(lián)系地址：深圳市福田區(qū)金田路3037號金中環(huán)國際商務(wù)大廈2109

請搜微信公眾號:“KIA半導(dǎo)體”或掃一掃下圖“關(guān)注”官方微信公眾號

請“關(guān)注”官方微信公眾號:提供  MOS管  技術(shù)幫助

免責(zé)聲明：本網(wǎng)站部分文章或圖片來源其它出處，如有侵權(quán)，請聯(lián)系刪除。