mos管漏電流產生的原因及如何解決-KIA MOS管

反向偏置pn結漏電流

MOS晶體管中的漏極/源極和基板結在晶體管工作期間反向偏置。這會導致器件中出現反向偏置漏電流。這種漏電流可能是由于反向偏置區域中少數載流子的漂移/擴散以及雪崩效應引起的電子-空穴對的產生。pn結反向偏置漏電流取決于摻雜濃度和結面積。

對于漏極/源極和襯底區域的重摻雜pn結，帶間隧穿（BTBT）效應主導反向偏置漏電流。在帶間隧穿中，電子直接從p區的價帶隧穿到n區的導帶。BTBT對于大于10的電場可見6 V/厘米。

解決方法：

在MOSFET的反向電路中添加一個反向電流抑制電路，有效地減小反向漏電流的大小。反向漏電流隨著結溫的上升呈指數規律增加。控制MOSFET的結溫可以減小反向漏電流的大小。

襯底漏電

襯底漏電：襯底漏電是由于襯底和其他電極之間的電場引起的泄漏電流。襯底漏電與襯底與源極之間的電場強度、電子遷移率和器件尺寸有關。

解決方法：加強襯底與其他電極之間的絕緣以減小電場影響。

亞閾值泄漏電流

當柵極電壓小于閾值（Vth）但大于零時，晶體管被認為在亞閾值或弱反轉區中被偏置。在弱反轉中，少數載流子的濃度很小，但不是零。在|VDS|典型值＞0.1V的情況下，整個電壓降發生在漏極-襯底pn結處。

平行于漏極和源極之間的Si-SiO接觸的電場分量是最小的。由于電場較小，漂移電流較低，亞閾值電流主要是擴散電流。

漏極引起的勢壘降低（DIBL）是亞閾值漏電流的主要原因。漏極和源極的耗盡區在短溝道器件中相互作用以降低源極勢壘。亞閾值泄漏電流源自于將電荷載流子注入溝道表面的源極。

DIBL在高漏極電壓和短溝道器件中是明顯的。

MOS器件的閾值電壓隨著溝道長度的減小而下降。V th滾降是對這種現象（或閾值電壓滾降）的命名。短溝道器件中的漏極和源極耗盡區進一步延伸到溝道長度中，耗盡溝道的一部分。

因此，反轉溝道需要較低的柵極電壓，從而降低閾值電壓。這種效應在較高的漏極電壓下更為明顯。因為亞閾值電流與閾值電壓成反比，所以降低閾值電壓會增加亞閾值泄漏電流。

泄漏電流也受到溫度的影響。閾值電壓隨著溫度的升高而下降。換句話說，隨著溫度的升高，亞閾值電流也會升高。

解決方法：通過優化器件結構和工藝參數來減小亞閾值漏電。

隧穿柵極氧化物泄漏電流

薄柵極氧化物在短溝道器件中的SiO層上提供大的電場。當氧化物厚度較低且電場較高時，電子從襯底隧穿到柵極，并從柵極穿過柵極氧化物隧穿到襯底，從而產生柵極-氧化物隧穿電流。

由于從襯底到柵極氧化物的熱載流子注入而導致的漏電流

襯底-氧化物界面附近的高電場激發電子或空穴，這些電子或空穴穿過襯底-氧化物接口并進入短溝道器件中的氧化物層。熱載流子注入就是這種現象的術語。

電子比空穴更容易受到這種現象的影響。這是由于電子比空穴具有更低的有效質量和更低的勢壘高度。

柵極感應漏極壓降（GIDL）引起的漏電流

以具有p型襯底的NMOS晶體管為例。當柵極端子處存在負電壓時，正電荷僅在氧化物襯底界面處建立。由于空穴積聚在襯底上，表面表現為比襯底更強的摻雜p區。

結果，沿著漏極-襯底接觸的耗盡區在表面附近更薄（與本體中的耗盡區的厚度相比）。

雪崩和帶間隧道效應是由于薄的耗盡區和較大的電場而發生的。結果，在柵極下方的漏極區域中產生少數載流子，并且負柵極電壓將它們推入襯底。泄漏電流因此而上升。

穿孔效應引起的泄漏電流

因為在短溝道器件中，漏極和源極靠近在一起，所以兩個端子的耗盡區會聚并最終重疊。據說在這種情況下發生了“滲透”。

對于大多數來自源的載流子，穿透效應降低了勢壘。因此，進入襯底的載流子的數量增加。漏極收集其中一些載流子，而其余載流子產生漏電流。

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