靜態(tài)功耗詳解，降低靜態(tài)功耗的方法-KIA MOS管

功耗

功耗 = 靜態(tài)功耗 + 動(dòng)態(tài)功耗

       = 靜態(tài)功耗 + 轉(zhuǎn)換功耗 + 短路功耗

功耗源

功耗的本質(zhì)是能量耗散。由能量守恒定律可知，能量只能從一種形式轉(zhuǎn)成另一種形式，能量的總量不變。芯片耗散的電能主要轉(zhuǎn)化成熱能。如果一顆芯片的功耗過大，容易導(dǎo)致工作時(shí)溫度過高，造成功能失效，甚至晶體管失效。因此，減小芯片功耗是很重要的一個(gè)任務(wù)。靜態(tài)功耗以及動(dòng)態(tài)功耗是兩個(gè)主要的功耗源。

靜態(tài)功耗

P_static=V*I_leak，和電壓、漏電流有關(guān)，而漏電流和工藝有關(guān)；

電壓角度V：

（1）降低工作電壓；

（2）多電壓域；

（3）動(dòng)態(tài)電壓縮放DVS技術(shù)（處理器在不同工作模式下使用不同電壓）；

（4）電源關(guān)斷技術(shù)，power-gating；

電流角度I_leak（漏電流）：

（1）使用HVT高閾值晶體管，漏電流小；

（2）多閾值；

靜態(tài)功耗

靜態(tài)功耗主要來源于：

（1）流過截止晶體管的亞閾值泄漏電流（subthresholdleakage）

（2）流過柵介質(zhì)的泄漏電流（gateleakage）

（3）源漏擴(kuò)散區(qū)的p-n節(jié)泄漏電流（junctionleakage）

（4）在有比電路中的競(jìng)爭(zhēng)電流

2.1亞閾值泄漏電流

亞閾值泄漏電流是晶體管應(yīng)當(dāng)截止時(shí)流過的電流。在90nm節(jié)點(diǎn)之前，泄漏功耗主要在休眠模式下才考慮，這是因?yàn)樗c動(dòng)態(tài)功耗相比可以忽略不計(jì)。但是在低閾值電壓和薄柵氧的納米工藝中，泄漏電流占到總工作功耗的1/3。

亞閾值泄漏電流與多種因素有關(guān)。提高源極電壓或應(yīng)用一個(gè)負(fù)的體電壓可以減小泄漏。泄漏電流還與溫度有關(guān)，限制芯片溫度對(duì)于控制泄漏至關(guān)重要。另外，通過兩個(gè)或更多個(gè)串聯(lián)晶體管的泄漏電流會(huì)應(yīng)堆疊效應(yīng)（stackeffect）而大大減小。例如兩輸入與非門，兩個(gè)NMOS堆疊在一起。

2.2柵泄漏電流

柵極泄漏電流發(fā)生在一個(gè)電壓加到柵上時(shí)（例如當(dāng)門導(dǎo)通時(shí)）載流子遂穿通過薄柵介質(zhì)的情況下。泄漏電流與介質(zhì)厚度有極強(qiáng)的關(guān)系。工藝中通過選擇合適厚度的介質(zhì)將柵泄漏電流限制到一個(gè)可接受的水平上。泄漏電流還取決于柵極電壓。通過使晶體管堆疊起來并使截止晶體管靠近電源/地線可以使柵泄漏電流減小。

2.3結(jié)泄漏電流

結(jié)泄漏電流發(fā)生在源或漏擴(kuò)散區(qū)處在與襯底不同電位的情況下。結(jié)泄漏電流與其他泄漏電流相比時(shí)通常都很小。

2.4競(jìng)爭(zhēng)電流

靜態(tài)CMOS電路沒有任何競(jìng)爭(zhēng)電流，但其他某些電路甚至在靜態(tài)時(shí)本身就會(huì)吸取電流。電流模式邏輯和許多模擬電路也會(huì)吸取靜態(tài)電流。這樣的電路應(yīng)該在休眠模式時(shí)通過禁止上拉或電流源工作來關(guān)斷他們。

2.5降低靜態(tài)功耗辦法

（1）電源門控減小靜態(tài)電流最容易的方法就是關(guān)斷休眠模塊的電源。這一技術(shù)稱為電源門控。

（2）多種閾值電壓和柵氧厚度有選擇的應(yīng)用多種閾值電壓可以使具有低Vt晶體管保持性能而又使具有高Vt晶體管的其他路徑減少泄漏。大多數(shù)納米工藝的邏輯管采用薄柵氧，IO晶體管采用厚的多的柵氧以使它們能夠承受較大的電壓。

（3）可變閾值電壓通過體效應(yīng)可以調(diào)制閾值電壓。在休眠模式下應(yīng)用一個(gè)反向體偏置減小泄漏。在工作模式下利用一個(gè)正向體偏置來提高性能。

（4）輸入向量控制由前面可知，堆疊效應(yīng)和輸入排序會(huì)引起亞閾值泄漏和柵泄漏的變化。因此，一個(gè)邏輯模塊的泄漏與門的輸入有關(guān)。輸入向量控制是當(dāng)模塊置于休眠模式時(shí)，應(yīng)用一組輸入圖案使模塊的泄漏最小。這些輸入向量可以通過寄存器上的置位/復(fù)位輸入端或通過掃描鏈加入。

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