數(shù)字電路之MOS特性與邏輯詳細(xì)分析-KIA MOS管

數(shù)字電路MOS管

MOS，即場效應(yīng)管，四端器件，S、D、G、B四個端口可以實(shí)現(xiàn)開和關(guān)的邏輯狀態(tài)，進(jìn)而實(shí)現(xiàn)基本的邏輯門。NMOS和PMOS具有明顯的對偶特性：NMOS高電平打開（默認(rèn)為增強(qiáng)型，使用的是硅柵自對準(zhǔn)工藝，耗盡型器件這里不涉及），PMOS低電平打開。在忽略方向的情況下，采用共S極接法，有如下特性：

第一張圖是Vds隨Vgs變化的情況，用于描述開關(guān)特性。后面的邏輯分析一般基于這個原理。

第二張圖是Ids隨Vds變化的情況的簡圖，用于描述MOS的靜態(tài)特性。

MOS的靜態(tài)特性由兩個區(qū)域決定：線性區(qū)和飽和區(qū)。

前者一般是動態(tài)功耗的主要原因，后者是靜態(tài)電壓擺幅的決定因素。

線性區(qū)有：Id=μCoxW/L[(Vgs-Vth)Vds-1/2Vds^2]

飽和區(qū)有：Id=1/2μCoxW/L(Vgs-Vth)^2

后面的MOS器件一般基于這兩個區(qū)域的電學(xué)特性來分析總體的電學(xué)特性。電壓擺幅、面積、噪聲容限、功耗、延時基本上都是源自這個區(qū)域的原理。

CMOS電路及其改進(jìn)

（1）最基本的CMOS電路--反相器

這里是反相器的版圖草圖及電路草圖，用于描述反相器的版圖位置和邏輯關(guān)系。反相器的功能很簡單，就是將Vout輸出為Vin的反向。

從功耗上看：PMOS和NMOS靜態(tài)不存在同時導(dǎo)通，即無靜態(tài)功耗。由于NMOS和PMOS關(guān)斷的延時，存在動態(tài)功耗。

從電壓擺幅上看：NMOS可以將Vout拉到L0（邏輯0），PMOS可以將Vout拉到L1，可以保證全電壓擺幅。

從面積上看：PMOS和NMOS各一個，標(biāo)準(zhǔn)的CMOS面積，其他電路的面積以其為參考。

從噪聲容限上看：CMOS的標(biāo)準(zhǔn)噪聲容限，以其為參考對比其他電路。

從延時看：取決于MOS管的工藝，也是其他電路延時的參考。

噪聲容限的定義

圖中g(shù)代表斜率，兩個噪聲容限在對稱情況下一般相等，有些特殊的設(shè)計(jì)需要不對稱的噪聲容限。可以看到，噪聲容限越大，反相器變化越快，響應(yīng)速度越快。

組合邏輯分析

（1）電壓擺幅

電平需要能夠維持在L1和L0兩個狀態(tài)區(qū)間內(nèi)，一旦混亂，就會出現(xiàn)邏輯錯誤。一般來說，可以使用電平恢復(fù)電路維持電壓（一個反相器與PMOS構(gòu)成的電平恢復(fù)）。對于長的邏輯鏈，需要加入BUFF來維持電壓（這點(diǎn)在傳輸管中尤為重要）。

（2）邏輯延時

這部分是分析組合電路的延時的，采用的反相器為標(biāo)準(zhǔn)的估算方法（軟件可以實(shí)測，但是設(shè)計(jì)時需要估值），專業(yè)詞匯叫邏輯努力。

標(biāo)準(zhǔn)反相器鏈的延時T=tp0+tp0*f，其中tp0是空載延時，f是扇出。f=Cout/Cin,在同尺寸的反相器串聯(lián)時，f=1，并聯(lián)時f=N，N為下一級并聯(lián)的個數(shù)。常用術(shù)語FO4即是扇出為4的設(shè)計(jì)。對于不同的反相器，則需要使用具體的計(jì)算得到比例。反相器鏈采用f=F^(1/N)的優(yōu)化規(guī)則優(yōu)化。

基于反相器鏈，可以推導(dǎo)CMOS門鏈的延時：

反相器常用P:N的W/L為2：1（綜合面積，速度，噪聲，功耗的考慮值），以此為基準(zhǔn)可以推出同等最優(yōu)尺寸的與非門尺寸為2：2：2：2，或非門尺寸為4：4：1：1，推算原則就是串聯(lián)翻倍，并聯(lián)不變的最優(yōu)尺寸等效規(guī)則。

然后是CMOS門的延時：d=p+gh，p為基準(zhǔn)延時tp0的倍數(shù)，g為電學(xué)努力，h為邏輯努力。

以與非門為例，得出下面的參數(shù)：

p=2（等效兩個理想反相器），g=4/3(A=2+2,B=2+2),h=Cout/Cin(單鏈，如果有分支，加上b這個參數(shù)，即下一級的負(fù)載數(shù)）。

優(yōu)化的方法也是一樣的，使得f=F^(1/N),即可實(shí)現(xiàn)最優(yōu)延時。f=gh，F(xiàn)=GBH，大寫即為連乘的小寫。

時序邏輯分析

建立時間：數(shù)據(jù)需要提前于時鐘沿的時間，

保持時間：數(shù)據(jù)需要在時鐘沿到來后保持的時間。

傳輸時間：數(shù)據(jù)從存儲單元傳輸?shù)捷敵鏊璧臅r間。

具體的分析是復(fù)雜的，但是基本的原理是清晰的。建立時間是為了保證數(shù)據(jù)能夠存入存儲單元。保持時間是保證數(shù)據(jù)能度過時鐘觸發(fā)所需的延時。傳輸時間是保證存儲單元數(shù)據(jù)能夠傳輸?shù)?/span>輸出。

具體的時序分析是很復(fù)雜的，需要考慮許多參數(shù)，如時鐘的抖動和歪斜。一般這些參數(shù)都是計(jì)算好的，使用者只需根據(jù)計(jì)算值設(shè)計(jì)相應(yīng)的滿足條件即可。基本的修改方法是：對于關(guān)鍵路徑，建立時間不足降低時鐘頻率，保持時間不足加BUFF。

至于如何修改建立時間和保持時間，那是電路結(jié)構(gòu)的問題，需要設(shè)計(jì)更加合理的電路。常用的電路結(jié)構(gòu)為C^2MOS結(jié)構(gòu)，即將時鐘和反相器組合成的MOS時序電路，有興趣可以查一下。這個結(jié)構(gòu)可以和多米諾組成流水線的結(jié)構(gòu)。

數(shù)字電路-功能模塊

加法器、乘法器、多路選擇器、移位寄存器、存儲器等具有特定邏輯功能的電路所需的是邏輯設(shè)計(jì)，學(xué)習(xí)過數(shù)字電路的都不會陌生（存儲器就是基于存儲單元的讀寫DRAM和基于電容的SRAM），這里已經(jīng)到了module層次了。

這個層次的設(shè)計(jì)已經(jīng)可以使用verilog快捷的實(shí)現(xiàn)了。優(yōu)化也可以基于verilog來調(diào)試優(yōu)化每個門的位置和數(shù)量。

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