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CMOS邏輯門(mén)電路

CMOS邏輯門(mén)電路是在TTL電路問(wèn)世之后, 所開(kāi)發(fā)出的第二種廣泛應(yīng)用的數(shù)字集成器件，從發(fā)展趨勢(shì)來(lái)看，由于制造工藝的改進(jìn)，CMOS電路的性能有可能超越TTL而成為占主導(dǎo)地位的邏輯器件。

CMOS電路的工作速度可與TTL相比較，而它的功耗和抗干擾能力則遠(yuǎn)優(yōu)于TTL。此外，幾乎所有的超大規(guī)模存儲(chǔ)器件，以及PLD器件都采用CMOS藝制造，且費(fèi)用較低。

早期生產(chǎn)的CMOS門(mén)電路為4000系列，隨后發(fā)展為4000B系列。當(dāng)前與TTL兼容的CMO器件如74HCT系列等可與TTL器件交換使用。下面首先討論CMOS反相器，然后介紹其他CMOS邏輯門(mén)電路。

一、CMOS反相器

MOSFET有P溝道和N溝道兩種，每種中又有耗盡型和增強(qiáng)型兩類(lèi)。由N溝道和P溝道兩種MOSFET組成的電路稱(chēng)為互補(bǔ)MOS或CMOS電路。

下圖表示CMOS反相器電路,由兩只增強(qiáng)型MOSFET組成,其中一個(gè)為N溝道結(jié)構(gòu)，另一個(gè)為P溝道結(jié)構(gòu)。為了電路能正常工作，要求電源電壓VDD大于兩個(gè)管子的開(kāi)啟電壓的絕對(duì)值之和，即VDD>(VTN+|VTP|)。

CMOS邏輯門(mén)電路

1.工作原理

首先考慮兩種極限情況:當(dāng)V1處于邏輯0時(shí)，相應(yīng)的電壓近似為0V;而當(dāng)V1處于邏輯1時(shí)，相應(yīng)的電壓近似為VDD。假設(shè)在兩種情況下N溝道管TN為工作管P溝道管Tp為負(fù)載管。但是，由于電路是互補(bǔ)對(duì)稱(chēng)的，這種假設(shè)可以是任意的，相反的情況亦將導(dǎo)致相同的結(jié)果。

下圖分析了當(dāng)V1=VDD時(shí)的工作情況。在TN的輸出特性iD-VDS(VGSN=VDD)(注意VDSN=V0)上，疊加一條負(fù)載線(xiàn)，它是負(fù)載管Tp在VSGp=0V時(shí)的輸出特性iD-VsD。

由于VsGp，負(fù)載曲線(xiàn)幾乎是一條與橫軸重合的水平線(xiàn)。兩條曲線(xiàn)的交點(diǎn)即工作點(diǎn)。顯然，這時(shí)的輸出電壓VOL≈0V (典型值<10mV，而通過(guò)兩管的電流接近于零。這就是說(shuō)，電路的功耗很小(微瓦量級(jí))

CMOS邏輯門(mén)電路

下圖分析了另一種極限情況，此時(shí)對(duì)應(yīng)于V1=0V。此時(shí)工作管TN在VGsN=0的情況下運(yùn)用，其輸出特性iD-VDs幾乎與橫軸重合，負(fù)載曲線(xiàn)是負(fù)載管Tp在VsGP=VDD時(shí)的輸出特性iD-VDs。

由圖可知，工作點(diǎn)決定了VO=VOH≈VDD;通過(guò)兩器件的電流接近零值。可見(jiàn)上述兩種極限情況下的功耗都很低。

CMOS邏輯門(mén)電路

2.傳輸特性

下圖為CMOS反相器的傳輸特性圖。圖中VDD=10V, VTN=|VTP|=VT=2V。由于VDD> (VTN+|VTP|) ，因此，當(dāng)VDD-|VTp|>vl>VTN時(shí),TN和Tp兩管同時(shí)導(dǎo)通。考慮到電路是互補(bǔ)對(duì)稱(chēng)的，一器件可將另一器件視為它的漏極負(fù)載。

還應(yīng)注意到，器件在放大區(qū)(飽和區(qū))呈現(xiàn)恒流特性，兩器件之一可當(dāng)作高阻值的負(fù)載。因此，在過(guò)渡區(qū)域，傳輸特性變化比較急劇。兩管在V1=VDD/2處轉(zhuǎn)換狀態(tài)。

CMOS邏輯門(mén)電路

3.工作速度

CMOS反相器在電容負(fù)載情況下，它的開(kāi)通時(shí)間與關(guān)閉時(shí)間是相等的，這是因?yàn)殡娐肪哂谢パa(bǔ)對(duì)稱(chēng)的性質(zhì)。下圖表示當(dāng)V1=0V時(shí)，TN截止，Tp導(dǎo)通，由VDD通過(guò)Tp向負(fù)載電容CL充電的情況。由于CMOS反相器中，兩管的gm值均設(shè)計(jì)得較大，其導(dǎo)通電阻較小，充電回路的時(shí)間常數(shù)較小。類(lèi)似地，亦可分析電容CL的放電過(guò)程。CMOS反相器的平均傳輸延遲時(shí)間約為10ns。

CMOS邏輯門(mén)電路

二、CMOS門(mén)電路

1.與非門(mén)電路

下圖是2輸入端CMOS與非門(mén)電路，其中包括兩個(gè)串聯(lián)的N溝道增強(qiáng)型MOS管和兩個(gè)并聯(lián)的P溝道增強(qiáng)型MOS管。每個(gè)輸入端連到一個(gè)N溝道和一個(gè)P溝道MOS管的柵極。

當(dāng)輸入端A、B中只要有一個(gè)為低電平時(shí)，就會(huì)使與它相連的NMOS管截止，與它相連的PMOS管導(dǎo)通，輸出為高電平;僅當(dāng)A、B全為高電平時(shí)，才會(huì)使兩個(gè)串聯(lián)的NMOS管都導(dǎo)通，使兩個(gè)并聯(lián)的PMOS管都截止，輸出為低電平。

CMOS邏輯門(mén)電路

n個(gè)輸入端的與非門(mén)必須有n個(gè)NMOS管串聯(lián)和n個(gè)PMOS管并聯(lián)。

2.或非門(mén)電路

下圖是2輸入端CMOS或非門(mén)電路。其中包括兩個(gè)并聯(lián)的N溝道增強(qiáng)型MOS管和兩個(gè)串聯(lián)的P溝道增強(qiáng)型MOS管。

CMOS邏輯門(mén)電路

當(dāng)輸入端A、B中只要有一個(gè)為高電平時(shí)，就會(huì)使與它相連的NMOS管導(dǎo)通，與它相連的PMOS管截止，輸出為低電平;僅當(dāng)A、B全為低電平時(shí)，兩個(gè)并聯(lián)NMOS管都截止，兩個(gè)串聯(lián)的PMOS管都導(dǎo)通，輸出為高電平。

因此，這種電路具有或非的邏輯功能，其邏輯表達(dá)式為L(zhǎng)=A+B顯然,n個(gè)輸入端的或非門(mén)必須有n個(gè)NMOS管并聯(lián)和n個(gè)PMOS管并聯(lián)。

比較CMOS與非門(mén)和或非門(mén)可知，與非門(mén)的工作管是彼此串聯(lián)的，其輸出電壓隨管子個(gè)數(shù)的增加而增加;或非門(mén)則相反，工作管彼此并聯(lián)，對(duì)輸出電壓不致有明顯的影響。因而或非門(mén)用得較多。